verilog2vhdl er et verktøy som er utviklet for de som ønsker å konvertere en eksisterende Verilog design i VHDL. & Nbsp; Den genererte VHDL kanskje ikke fungerer så er og kan kreve litt manuell korreksjon for å sikre VHDL datatype matching. Dette har blitt utviklet i Java (1.6.x) for å gjøre det plattformuavhengig og pakket som en kjørbar JAR-fil. Klikk her for å laste ned denne gratis oversetter for Linux-plattformen og klikk her for å laste den ned for Windows.
Bruk:
verilog2vhdl -i simple_and.v gjentakelse simple_and_top utsjekking simple_and.vhd
OR
java-jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -i simple_and.v gjentakelse simple_and utsjekking output.vhd
Det er andre brytere som -only_entity å skape nettopp foretaket correspomding til den angitte toppen. Tilsvarende er det -only_component å skape en komponent erklæring som tilsvarer den angitte modulen
Krav .
- Java 2 Standard Edition Runtime Environment
Kommentarer ikke funnet